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CY28551-3
......................Document #: 001-05677 Rev. *D Page 7 of 28
Byte 2: Control Register 2
Bit
@Pup
Type
Name
Description
7
1
R/W
Reserved
6
1
R/W
Reserved
5
1
R/W
PCI5
PCI5 Output Enable
0 = Disabled, 1 = Enabled
4
1
R/W
PCI4
PCI4 Output Enable
0 = Disabled, 1 = Enabled
3
1
R/W
PCI3
PCI3 Output Enable
0 = Disabled, 1 = Enabled
2
1
R/W
PCI2
PCI2 Output Enable
0 = Disabled, 1 = Enabled
1
R/W
PCI1
PCI1 Output Enable
0 = Disabled, 1 = Enabled
0
1
R/W
PCI0
PCI0 Output Enable
0 = Disabled, 1 = Enabled
Byte 3: Control Register 3
Bit
@Pup
Type
Name
Description
7
1
R/W
LINK1
LINK1 Output Enable
0 = Disabled, 1 = Enabled
6
1
R/W
LINK0
LINKI0 Output Enable
0 = Disabled, 1 = Enabled
5
1
R/W
Reserved
4
1
R/W
Reserved
3
0
R/W
Reserved
2
1
R/W
PCI
33-MHz Output Drive Strength
0 = 2x, 1 = 1x
1
R/W
REF
REF Output Drive Strength
0 = 2x, 1 = 1x
0
R/W
48M, 24_48M
48-MHz and 24_48M Output Drive Strength
0 = 2x, 1 = 1x
Byte 4: Control Register 4
Bit
@Pup
Type
Name
Description
7
0
R/W
CPU1
Allow control of CPU1 with assertion of CPU_STP#
0 = Free Running
1 = Stopped with CPU_STP#
6
0
R/W
CPU0
Allow control of CPU0 with assertion of CPU_STP#
0 = Free Running
1= Stopped with CPU_STP#
5
0
R/W
Reserved
4
0
R/W
PCIEX
Allow control of PCIEX with assertion of PCI_STP#
0 = Free Running
1 = Stopped with PCI_STP#
3
0
R/W
FSEL_D
SW Frequency selection bits. See Figure 1.
2
0
R/W
FSEL_C
1
0
R/W
FSEL_B
0
R/W
FSEL_A
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